Choisissez un emballage 2,5D lorsque vous avez besoin de larges connexions latérales entre les chiplets et le HBM avec des chemins thermiques accessibles ; choisir la 3D lorsque la densité verticale et la plus petite empreinte possible justifient la complexité d’empilement. La vraie question n’est pas ce qui est le meilleur - mais quels compromis votre système peut se permettre, car les limites thermiques, la capacité de fabrication et la gestion des rendements décident souvent avant la bande passante.
Points clés :
- 2.5D place les puces côte à côte et les relie via des interposeurs en silicium, des structures RDL ou des ponts ; Les piles 3D sont montées verticalement avec microbumps ou liaisons hybrides - mais de nombreux systèmes réels combinent les deux.
- L’intégration HBM est le cas le plus clair pour la 2.5D : les processeurs ont besoin d’interfaces larges vers plusieurs piles mémoire, et garder les dies haute puissance latéraux rend le refroidissement beaucoup plus pratique.
- L’empilement 3D concentre la chaleur dans un volume plus petit, et les puces internes sont plus éloignées de la surface de refroidissement - cela importe plus que ce que la plupart des discussions architecturales en phase initiale reconnaissent.
- La gestion du rendement devient cruciale dans les deux approches à mesure que le nombre de chiplets augmente ; les matrices d’écran avant intégration réduisent le risque de pannes coûteuses d’assemblage, mais l’accès post-liaison dans les piles 3D reste un problème difficile.
- Aucune des deux approches ne coûte moins cher par défaut - les grands interposeurs en silicium sont coûteux, mais les solutions de liaison 3D, d’amincissement et d’alignement thermique augmentent rapidement les coûts.
Ce qui définit un emballage 2.5D et 3D
Le packaging 2,5D relie plusieurs puces placées côte à côte à l’aide d’une couche d’interconnexion à haute densité en dessous. L’implémentation la plus reconnue utilise un interposeur en silicium : une structure passive en silicium avec un routage métallique fin qui transporte des signaux entre des puces voisines à une densité bien plus élevée que ce qu’un substrat organique conventionnel permet. Les vias traversants du silicium (TSV) dans l’interposeur relient ses couches de routage au substrat du paquet en dessous.
Mais tous les boîtiers 2.5D n’utilisent pas un interposeur en silicium complet. Les interposeurs RDL (couche de redistribution) remplacent le silicium par un routage en polymère et cuivre, échangeant une certaine densité d’interconnexion contre un coût moindre et une capacité de plus grande surface. Les ponts en silicium localisés - petites bandes de routage dense intégrées dans un substrat organique - ne fournissent des connexions à haute densité que lorsque cela est nécessaire, évitant ainsi le coût d’un interposeur complet.
Un chemin de signal typique dans un emballage 2.5D :
Die → Microbump → Interposer/RDL/Bridge → Microbump → Adjacent Die
Le packaging 3D active les chips verticalement. Les connexions entre couches adjacentes peuvent utiliser des microbumps (bumps de soudure à pas fin) ou des liaisons hybrides (liaisons cuivre-cuivre directes et diélectrique-diélectrique sans soudure). Les TSV peuvent acheminer des signaux, de l’alimentation ou la terre à travers une puce lorsque les connexions doivent passer verticalement à travers le silicium, mais les TSV ne sont pas nécessaires dans toutes les structures 3D - certains modèles lient les matrices en face à face et acheminent les connexions latéralement à l’intérieur de chaque puce avant d’atteindre l’interface verticale.
Une structure 3D simplifiée :
Puce active supérieure
Interconnexion à pas fin (microbosses ou liaison hybride)
Puce active inférieure ou matrice de base
Substrat de paquet
La différence déterminante est géométrique : le 2,5D intègre les coins latéralement ; La 3D les intègre verticalement. Tout le reste - hauteur d’interconnexion, bande passante, coût, comportement thermique - en découle.
Compromis de performance : bande passante, latence et puissance
Les deux architectures raccourcissent les chemins de communication die à die par rapport aux connexions de routage via un PCB entre des boîtiers séparés. Des chemins plus courts réduisent la capacité parasite, la résistance et l’inductance, ce qui peut diminuer la puissance d’E/S et améliorer l’intégrité du signal.
Les interposeurs 2.5D peuvent supporter des interfaces très larges. Un processeur connecté à quatre piles HBM peut utiliser une interface de 1024 bits ou plus large par pile, chaque connexion parcourant quelques millimètres à travers l’interposeur plutôt que plusieurs centimètres sur un substrat. C’est pourquoi presque tous les GPU et accélérateurs d’IA utilisant HBM reposent sur l’intégration 2,5D.
L’empilement 3D peut offrir une densité d’interconnexion encore plus élevée en plaçant des tampons de liaison sur une hauteur plus fine et en les répartissant sur la zone du coin. Des pas de liaison hybride inférieurs à 10 μm ont été démontrés en production, permettant des milliers de connexions dans une empreinte de puce réduite. Cette densité est utile lorsque deux puces nécessitent un couplage extrêmement serré - comme en empilant la mémoire directement sur un processeur ou en divisant un grand design logique en deux couches étroitement intégrées.
Mais la bande passante seule ne détermine pas quelle architecture utiliser. La bande passante totale du système dépend de la largeur de l’interface, du débit de signalisation, de l’efficacité du protocole et du fait que la couche physique supporte le débit de données requis à la puissance cible. Un interposeur 2,5D fournissant 1000 connexions à vitesse modérée peut fournir la même bande passante qu’une pile 3D fournissant 500 connexions à deux fois plus de débit - à condition que les deux systèmes puissent réduire le timing, gérer l’intégrité du signal et rester dans les limites de puissance.
D’après mon observation, la vraie différenciation en pratique n’est pas la bande passante maximale mais la quantité de bande passante nécessaire à chaque endroit. Si le système possède une interface dominante (par exemple, processeur vers HBM), la 2.5D l’emporte généralement. Si le système nécessite de nombreuses connexions courtes et étroitement couplées réparties sur une puce (par exemple, une intégration verticale logique-à-logique), la 3D devient plus attrayante.
L’efficacité énergétique s’améliore avec des interconnexions plus courtes, mais la puissance totale du système est dominée par les puces elles-mêmes, et non par le boîtier. J’ai vu des cas où des équipes s’attendaient à ce que l’empilement 3D coupe significativement la puissance, pour découvrir que, même si l’énergie d’E/S diminuait, la résistance thermique accrue forçait des fréquences de fonctionnement plus basses, compensant partiellement le gain.
Gestion thermique : Là où l’emballage 3D devient difficile
Le comportement thermique est la différence la plus importante entre l’emballage 2,5D et le 3D, et il est souvent sous-estimé dans la planification architecturale initiale.
Dans une configuration 2,5D, chaque puce a généralement un chemin direct vers le dissipateur de chaleur ou la solution de refroidissement. Les puces à haute puissance peuvent être positionnées pour minimiser l’interaction thermique, et la chaleur n’a pas besoin de passer par une autre puce active avant d’atteindre l’interface de refroidissement. Des points chauds existent toujours, et les puces voisines peuvent se couler thermiquement à travers l’interposeur ou le substrat, mais le problème thermique reste gérable avec un refroidissement conventionnel.
L’empilement 3D règle le problème. La chaleur générée dans un coin inférieur doit passer à travers les couches de liaison, les structures d’interconnexion, et parfois le coin supérieur lui-même avant d’atteindre le dissipateur thermique. Les coins empilés concentrent également la densité de puissance dans un volume plus petit. Si les deux puces consomment une énergie significative, la pile peut créer un goulot d’étranglement thermique qui limite la fréquence de fonctionnement ou nécessite un refroidissement plus intense que le reste du système.
Ce n’est pas une préoccupation théorique. Dans des projets où nous avons évalué l’empilement 3D pour la logique haute puissance, la simulation thermique a montré des températures de jonction augmentant de 15 à 25°C au-dessus de l’équivalent 2,5D sous la même solution de refroidissement, forçant soit une conception thermique plus coûteuse, soit des performances plus faibles.
Une atténuation consiste à empiler de façon asymétrique : placer une puce haute puissance à côté d’une puce à faible consommation (comme la mémoire ou la logique d’E/S) afin que la pile ne concentre pas la chaleur. Une autre approche consiste à utiliser des structures de livraison d’énergie en backside ou des structures de refroidissement en silicium traversant, mais les deux ajoutent coût et complexité.
Les limites thermiques déterminent souvent si l’empilement 3D est réalisable avant que la bande passante ou le coût n’entrent en discussion.
Fabrication, rendement et matrice connue du bon
La fabrication d’interposeurs 2,5D est coûteuse. Les gros interposeurs en silicium nécessitent des usines dédiées, et des défauts dans l’interposeur peuvent rendre un ensemble inutilisable. Les interposeurs RDL réduisent le coût mais sacrifient la densité d’interconnexion. Les ponts en silicium - petits morceaux localisés de routage dense intégrés dans un substrat organique - offrent un terrain d’entente en limitant la surface de silicium aux régions qui en ont besoin.
L’emballage 3D ajoute des processus d’intégration verticale : dilution de la puce (souvent à 50 μm ou moins), alignement fin (submicron dans certains cas) et collage. Le collage hybride nécessite des surfaces extrêmement propres, planes et un contrôle précis de la température. L’empilement basé sur le microbump est plus tolérant mais exige toujours un contrôle strict des procédés.
Le rendement est un problème de multiplicateur. Si vous intégrez quatre coins, chacun avec un rendement de 95 %, le rendement combiné du paquet sans criblage de la puce connue (KGD) est d’environ 0,95^4 ≈ 81 %. À mesure que le nombre de chiplets augmente ou que le coût des puces augmente, les tests de puces avant l’intégration deviennent essentiels.
Une puce à bon état connu est une puce testée au niveau de la plaquette (ou après singulation) et vérifiée pour répondre aux spécifications électriques avant d’être assemblée dans le boîtier. Le criblage KGD améliore le rendement au niveau du paquet, mais il n’est pas gratuit : il nécessite l’accès à la sonde, le temps de test, la gestion et l’infrastructure de binning.
L’empilement 3D complique encore les tests. Une fois les coins collés, les interfaces internes peuvent devenir inaccessibles. Les tests pré-liaison détectent la plupart des défauts, mais les défaillances post-liaison - causées par des défauts de liaison, des problèmes d’interconnexion ou des interactions entre les coins - surviennent toujours. L’auto-test intégré (BIST), les chaînes de balayage et les mécanismes d’accès aux tests deviennent plus importants à mesure que la densité d’intégration augmente.
D’un point de vue gestion des rendements, ni la 2,5D ni la 3D ne sont intrinsèquement moins bonnes. Le défi évolue avec le nombre de chiplets, la complexité de l’interface et la maturité du processus, et non avec la catégorie de l’emballage.
Coût : pourquoi aucune des deux méthodes n’est bon marché
L’emballage avancé est coûteux, et la structure des coûts dépend de la mise en œuvre spécifique.
Les coûts d’emballage 2,5D sont déterminés par :
- Fabrication d’interposeurs (interposeurs en silicium pour de grands paquets haute performance peuvent coûter des centaines de dollars)
- Formation de microbosses et fixation de la puce
- Complexité du substrat et de l’assemblage
- Essais et perte de rendement
Les coûts d’emballage 3D sont déterminés par :
- Dilution et manipulation des matrices
- Collage à pas fin (outils de collage hybrides et contrôle de procédé)
- Formation TSV (si nécessaire)
- Gestion thermique (dissipateurs de chaleur plus coûteux, chambres à vapeur ou refroidissement liquide)
- Essais et perte de rendement
Pour un accélérateur d’IA à gros volume avec quatre piles HBM, un grand interposeur en silicium peut ajouter 50 à 150 $ au coût du paquet, mais le système fonctionne car l’interposeur permet la bande passante et la capacité mémoire requises par le produit. Pour un SoC mobile compact, une pile 3D plus petite peut coûter moins cher que de répartir la même fonctionnalité sur un ensemble 2.5D plus grand.
La question économique n’est pas « quel emballage est le moins cher » mais « quel emballage offre les performances requises au coût total du système le plus bas, y compris le refroidissement, la surface de la carte et le rendement ».
Applications concrètes : HBM, Chiplet et intégration hybride
HBM (High Bandwidth Memory) est l’exemple le plus clair de combiné d’emballage 2,5D et 3D. Un appareil HBM est une pile verticale de puces DRAM connectées à des TSV - il s’agit d’une intégration 3D au sein même de la mémoire. Au niveau du package, les stacks HBM sont placées à côté d’un processeur et connectées via un interposeur 2.5D. Un seul package utilise donc un empilement 3D à l’intérieur de la mémoire et une intégration 2,5D au niveau système.
Cette architecture domine les accélérateurs d’IA et les GPU haute performance car :
- Les processeurs ont besoin d’interfaces larges et parallèles vers plusieurs piles mémoire (un seul GPU peut se connecter à 4 à 8 piles HBM).
- Conserver le processeur et la mémoire en latéral offre une meilleure gestion thermique que d’empiler la logique et la mémoire à haute puissance verticalement.
- L’interposeur peut acheminer des milliers de connexions à haute densité sans nécessiter d’intégration verticale de l’ensemble du système.
Les processeurs basés sur des chiplets reposent également sur un packaging avancé. Au lieu de fabriquer une seule grande puce monolithique, la conception est divisée en calcul, E/S, contrôleur mémoire et autres blocs fonctionnels, chacun fabriqué séparément et reconnecté dans le boîtier. L’intégration 2,5D connecte ces chiplets latéralement, tandis que l’empilement 3D peut être utilisé de manière sélective pour le cache ou des couches logiques fortement couplées.
Les systèmes réseau et d’E/S haute vitesse utilisent un packaging avancé pour intégrer les SerDes, la logique de commutation et les PHY avec le couplage étroit et l’intégrité du signal nécessaires pour les voies 100G+.
Les systèmes compacts et mobiles peuvent bénéficier d’une intégration 3D lorsque la surface de la carte est limitée et que les composants empilés ne sont pas tous des dies à haute puissance. Empiler la mémoire sur un processeur à faible consommation, ou intégrer verticalement des puces RF et de bande de base, peut réduire l’empreinte sans créer de problèmes thermiques.
Quand utiliser un emballage 2.5D
Utilisez un emballage 2.5D lorsque :
- Le système inclut HBM ou une autre mémoire à large bande passante nécessitant de larges interfaces vers un ou plusieurs processeurs.
- Plusieurs chiplets doivent communiquer à une large bande passante, mais les empiler verticalement créerait des problèmes thermiques.
- Les coins sont volumineux, et les disposer latéralement ne crée pas une taille de paquet inacceptable.
- La gestion thermique est une priorité, et chaque puce haute puissance doit avoir un chemin direct vers la solution de refroidissement.
- Les procédés de fabrication pour les interposeurs, structures RDL ou ponts sont disponibles et matures.
Le 2.5D est le choix par défaut pour la plupart des accélérateurs et GPU IA basés sur HBM car il résout simultanément les problèmes de bande passante et thermique.
Quand utiliser un emballage 3D
Utilisez un emballage 3D lorsque :
- Le système nécessite une densité d’interconnexion extrêmement élevée entre deux puces étroitement couplées (par exemple, intégration logique-logique ou empilement de cache).
- L’empreinte du boîtier est fortement contrainte, et l’intégration verticale permet une réduction de taille nécessaire.
- Les puces empilées ont des profils de puissance asymétriques (par exemple, un processeur haute puissance avec mémoire ou logique à faible consommation), réduisant les préoccupations thermiques.
- L’application peut justifier le coût et la complexité supplémentaires de l’amincissement de la puce, de la liaison à pas fin et d’une gestion thermique plus agressive.
L’emballage 3D fonctionne mieux lorsque l’intégration verticale offre un avantage clair et nécessaire - que ce soit en densité, en performance ou en empreinte - qui ne peut être atteint par une intégration latérale.
Packaging hybride : combinant 2.5D et 3D
Les packages modernes combinent de plus en plus l’intégration latérale et verticale. Un système peut utiliser un empilement 3D pour des puces logiques fortement couplées tout en connectant ces piles à des chiplets HBM, des chiplets d’E/S et d’autres composants via un routage interposeur 2,5D.
Cette approche utilise la bonne méthode d’intégration pour chaque interface. Les connexions logique-à-logique bénéficient d’une très haute densité et d’une latence courte utilisent la liaison verticale. Les interfaces processeur-HBM nécessitant des connexions larges et parallèles utilisent un routage latéral interposeur. Les chiplets d’E/S nécessitant un placement et un routage de signal différents restent sur le même plan latéral.
La question de l’architecture passe donc de « 2,5D ou 3D » à « quelles parties du système devraient utiliser l’intégration latérale, et lesquelles devraient utiliser l’intégration verticale ».
Comment choisir entre un emballage 2.5D et 3D
Commencez par les exigences de bande passante et de latence. Identifiez quelles interfaces transportent le plus de données et quelles connexions nécessitent les chemins les plus courts. Cartographiez chaque chiplet et ses besoins de communication avant de choisir une architecture d’intégration.
Évaluer les contraintes thermiques dès le début. Si le système comprend plusieurs puces haute puissance, modéliser le comportement thermique avant de s’engager dans l’empilement 3D. Les limites thermiques éliminent souvent la 3D comme option avant que le coût ou le rendement ne devienne un facteur.
Vérifiez les limites de surface et d’empreinte. Si les coins requis s’adaptent confortablement à une disposition latérale et que la surface de la carte est disponible, le 2,5D évite une complexité d’empilage inutile. Si l’empreinte est très contrainte, la 3D peut offrir un avantage nécessaire.
Évaluer la capacité de fabrication. Déterminer quels procédés sont disponibles et matures : taille de l’interposeur, densité RDL, technologie de pont, pas de collage, capacité TSV, limites d’épaisseur de la puce. Toutes les options d’emballage ne sont pas accessibles dans toutes les fonderies ou OSAT.
Planifiez le rendement et les essais. Décidez quand chaque matrice sera testée et comment les défaillances seront détectées. Le criblage des puces connues devient crucial à mesure que le nombre de chiplets et le coût des puces augmentent. Pour les piles 3D, déterminez si l’accès au test post-liaison est suffisant ou si des structures de test intégrées sont nécessaires.
Comparez le coût total du système. Incluez le coût de la puce, l’emballage, l’assemblage, les tests, la perte de rendement attendue, la solution thermique et l’avantage en performance ou en densité fourni. Un coût d’emballage plus élevé est justifié lorsqu’il permet de meilleures performances au niveau système, une meilleure efficacité énergétique ou une meilleure intégration.
La décision n’est pas binaire. De nombreux systèmes utilisent à la fois l’intégration 2.5D et 3D dans différentes parties du même package.
Conclusion
L’emballage 2,5D reste le choix pratique pour la plupart des systèmes basés sur HBM car il offre une large bande passante latérale avec une conception thermique gérable. Le packaging 3D devient la meilleure option lorsque la densité verticale et la réduction de l’empreinte justifient la complexité accrue, ou lorsque certains coins bénéficient d’un couplage vertical extrêmement serré. Aucune des deux approches n’est universellement supérieure - le bon choix dépend de la bande passante, de la puissance, des limites thermiques, de la surface du boîtier, de la capacité de fabrication, du rendement et du coût. À mesure que la densité d’intégration continue d’augmenter, les packages hybrides combinant méthodes 2,5D et 3D deviennent plus courants, permettant à chaque interface d’utiliser l’architecture la plus appropriée.
Foire aux questions [FAQ]
Q1. Quelle est la principale différence structurelle entre l’emballage 2.5D et le 3D ?
L’emballage 2.5D place les matrices côte à côte et les relie via un interposeur, une structure RDL ou un pont. Les piles d’emballage 3D sont montées verticalement et les relient par microbumps ou un collage hybride.
Q2. Est-ce que chaque boîtier 2.5D utilise un interposeur en silicium ?
Non. Certains boîtiers 2,5D utilisent des interposeurs RDL, qui remplacent le silicium par un rouage en polymère et cuivre. D’autres utilisent des ponts en silicium - de petites bandes intégrées de routage dense - plutôt qu’un interposeur complet.
Q3. Est-ce que tous les boîtiers 3D nécessitent des TSV ?
Non. Les TSV sont utilisés lorsque les connexions doivent passer verticalement à travers du silicium, mais tous les boîtiers 3D n’en ont pas besoin. Certains modèles utilisent un collage face à face et acheminent les connexions latéralement à l’intérieur de chaque puce avant d’atteindre l’interface verticale.
Q4. Pourquoi la gestion thermique est-elle plus difficile dans le packaging 3D ?
Empiler verticalement des puces actives concentre la chaleur dans un volume plus petit. Les matrices internes sont plus éloignées de la surface de refroidissement, et la chaleur doit traverser les couches de liaison et parfois d’autres matrices actives avant d’atteindre le dissipateur thermique, ce qui augmente la résistance thermique.
**Q5. Le HBM est-il considéré comme un emballage 2.5D ou 3D ?
HBM est 3D en interne - les puces mémoire sont empilées verticalement avec des TSV. Au niveau système, les piles HBM sont placées à côté des processeurs et connectées via un routage interposeur 2.5D. Un seul package combine les deux méthodes d’intégration.
Q6. Quelle approche d’emballage est la meilleure pour l’informatique haute performance ?
Aucune des deux options n’est universellement meilleure. Le 2.5D est généralement préféré pour les systèmes basés sur HBM car il offre de larges interfaces mémoire avec une meilleure gestion thermique. La 3D est utile lorsque la densité d’interconnexion extrêmement élevée ou la réduction de l’empreinte justifient la complexité thermique et de fabrication supplémentaire. De nombreux systèmes avancés utilisent désormais les deux.
